台积电3nm制程工艺即将投产：密度比5nm高60%
N3E的工艺流程也已经提前准备好了，在这个月底就会确定下来。
据悉，N3E在N3基础上减少了EUV光罩层数，从25层减少到21层，逻辑密度低了8%，不过仍比5nm的N5制程节点要高出60%，并且具有更好的性能、功耗和产量。
相比之下，据说N3的逻辑密度比N5高70%。
还有N3B，据说是针对某些客户的 N3 的改进版本，不过我们目前对N3B节点知之甚少。
无论N3E还是N3B，都不是用于取代N3，只是让客户有更多的选择，在不同产品上有更好的性能和功耗表现。
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